Waveshare Core3S500E / XC3S500E XILINX Spartan3E FPGA Junta de Evaluación del Desarrollo Core - Verde

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Waveshare Core3S500E / XC3S500E XILINX Spartan3E FPGA Junta de Evaluación del Desarrollo Core - Verde
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General
MarcaWaveshare
ModeloCore3S500E
Cantidad1Piece
ColorVerde
MaterialPlaca PCB CCL +
Especificación
ChipsetXC3S500E
Manual de Inglés / Spec
Otras características
Otras característicasDescripción general Core3S500E xxx0xxxx es un tablero de base FPGA que cuenta con un dispositivo de XC3S500E bordo, apoya una mayor expansión.XCF04S xxx1xxxx bordo 1pcs; xxx2xxxx integrado FPGA circuito básico, tales como circuito de reloj; xxx3xxxx Onboard botón nCONFIG, pulsador de reinicio, 4 x LEDs; xxx4xxxx Todos los puertos I / O se pueden consultar en los cabezales de pin; xxx5xxxx bordo interfaz de depuración JTAG / programación; xxx6xxxx 2.0mm diseño encabezado de paso, apto para ser enchufado en su sistema de aplicación; xxx7xxxx XC3S500E: el dispositivo de Xilinx Spartan-3E FPGA, que cuenta con: Frecuencia de operación xxx8xxxx: 50MHz; xxx9xxxx Voltaje de funcionamiento: 3.3V ~ 1.15V; xxx10xxxx paquete: QFP208 ; xxx11xxxx E / S: 116; xxx12xxxx LEs: 500K; RAM xxx13xxxx: 360KB; xxx14xxxx MCD: 4; xxx15xxxx Depuración / Programación: apoya JTAG; xxx16xxxx AMS1117-3.3, regulador de voltaje de 3,3 V; xxx17xxxx AMS1117-2.5, regulador de voltaje de 2,5 V ; xxx18xxxx AMS1117-1.2, regulador de voltaje de 1,2 V; xxx19xxxx XCF04S, a bordo de la memoria flash en serie, para el almacenamiento de código; xxx20xxxx Indicador de alimentación: LED, indicador de inicialización FPGA, botón, botón nCONFIG Reset: para volver a configurar el chip FPGA, el equivalente a poder restablecer 50M xxx21xxxx oscilador de cristal activo, interfaz JTAG xxx22xxxx: para la depuración / programación; FPGA xxx23xxxx pins expansor, VCC, GND y todos los puertos de E / S son accesibles en los conectores de expansión para una mayor expansión; xxx24xxxx Nota: Core3S500E xxx25xxxx proporciona interfaz de depuración JTAG , aún no se integra ninguna función de depuración, se requiere un depurador.tablero xxx26xxxx Madre y programador / depurador en las fotos no están incluidos en el precio.xxx27xxxx Debugging Interface / programación; xxx28xxxx El tablero de base Core3S500E FPGA integra interfaz JTAG para la programación / depuración.Recursos para el desarrollo xxx29xxxx; tablero de base xxx30xxxx Core3S500E FPGA vienen con un CD Guía del usuario, incluidos los recursos de desarrollo que figuran a continuación: software xxx31xxxx Relacionados (Xilinx ISE 12 - soporta Win XP / Win 7, no es compatible con Win 8); xxx32xxxx código Demo (Verilog documentaciones de desarrollo FPGA xxx34xxxx;, VHDL); xxx33xxxx Esquema (PDF)
Dimensiones y Peso
Dimensiones 2.24 in x 2.05 in x 0.59 in (5,7 cm x 5,2 cm x 1,5 cm)
Peso 0,78 oz (22 g)
Lista de Embalaje
1 x tarjeta de base Core3S500E
1 x Guía del usuario CD

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